FED-Konferenz 2025 in Lübeck

Die 33. FED-Konferenz am 24. und 25. September in Lübeck ist die einzige deutschsprachige Veranstaltung, die den gesamten Entwicklungs- und Fertigungsprozess von elektronischen Baugruppen und Geräten umfasst. Die zahlreichen Fachvorträge, Expertenrunden und inspirierenden Keynotes ergänzen die begleitende Fachausstellung. Somit können Teilnehmer sich über aktuelle Branchentrends informieren, neue Perspektiven gewinnen und voneinander lernen. Ferner können Teilnehmer sich während der gesamten Zeit mit uns über die neuesten eCADSTAR-Entwicklungen unterhalten.

Motto 2025: Praxisnahe Strategien für Design und Fertigung

Das diesjährige Motto der 33. FED-Konferenz lautet: „Design und Fertigung von Leiterplatten und Baugruppen – Perspektiven, Strategien und Lösungen für die Praxis“ richtet sich an alle Leiterplatten- und Baugruppendesigner, Fertigungsspezialisten, Prozess- und Qualitätsverantwortliche sowie Entscheider aus kaufmännischen Bereichen. Folglich fließen Technologien, Prozesse und Best-Practices zusammen.

Ebenso zusammengehörig sind auch Zuken, eCADSTAR und CSK dieses Jahr an dem Stand 2 zu finden. Im Rahmen der zweitägigen FED-Konferenz werden wir die Neuheiten der eCADSTAR Version 2025 live demonstrieren und nützliche Herangehensweisen der TRM3-Software von ADAM Research sowie der PCB Footprint Expert Software von PCB Libraries zeigen.

Fachvortrag von Zuken: DDR4/DDR5-Design meistern

Bei Interesse informiert Sie Herr Karl-Heinz Kluwetasch von CSK gerne in einem Telefongespräch über den Ablauf und die Möglichkeiten der Veranstaltung. Die Konferenz bietet somit eine wertvolle Gelegenheit sich mit engagierten Kolleginnen und Kollegen zu vernetzen. Darüber hinaus wird Herr Ralf Brüning von Zuken mit seiner Präsentation am 24. September die Design-Herausforderung der DDR-Speicher der 4. und 5. Generation thematisieren:

„Immer schneller, immer komplizierter – Herausforderungen moderner Speicher- und Dateninterfaces und praktische Ansätze zur Lösung“

Entwickler von modernen Baugruppen sind inzwischen mit anspruchsvollen Herausforderungen konfrontiert. Schnelle Datenschnittstellen aber auch Speichertechnologie der vierten und fünften Generation (DDR4/DDR5) finden Einzug auch im Industrieelektronik- und Automotive Umfeld.

Die Datenraten (6400MT/s und höher) mit großen Bandbreiten, sinkenden Spannungspegeln von unter einem Volt (LPDDR5) und Anstiegs-/Abfallzeiten im Bereich von deutlich unter 100ps zusammen mit der großen Anzahl von Signalen, die entsprechenden Regeln unterliegen (Impedanzen, Signal-Qualität, Längen- bzw. Timing-Relationen (Skew), Abblockung und Power-Integrity uam) erfordern präzises Layout und eine umfangreiche Sicherstellung von Signal- und Power-Integrity.

Die sorgfältige Planung des Layouts (Lagenaufbau/Technologie) und die Festlegung der Designregeln (Constraining) sind dabei die ersten, oft entscheidenden Schritte zu einem erfolgreichen Entwurf. Die Layout Richtlinien der IC-Hersteller (Speicher-Controller) und der Standardisierungs-Organisationen (JEDEC, USB, PCIe usw.) bilden dabei die Grundlagen für diesen Prozess.

Beispielhaft soll anhand von realen Applikationen (DDR3/DDR4/DDR5) tool-unabhängig gezeigt werden, was Entwickler und Layouter beachten müssen, um diesen Anforderungen gerecht zu werden.

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